| | | | | | | [文章信息] | | | 作者: | 文志磊 | | 时间: | 2004-03-22 | | 出处: | 天极Myhard | | 责任编辑: | Marco | |
| [文章导读] | | | 美商德州仪器(Texas Instruments，TI)今日公布65纳米半导体制程技术细节，它能让同等级的90纳米设计缩小一半…… | |
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天极网3月22日消息 美商德州仪器(Texas Instruments，TI)今日公布65纳米半导体制程技术细节，它能让同等级的90纳米设计缩小一半，晶体管效能提升四成，也维持TI每隔两年就推出新一代制程技术的传统。TI新技术还能将闲置晶体管的泄漏功耗减少1,000倍，同时整合数亿颗晶体管以支援系统单芯片设计的模拟和数字功能。TI现已有4 Mbit SRAM内存测试数组功能，并计划在2005年第一季利用新制程试产无线组件。
TI表示，相较于TI认证合格的90纳米生产制程，新的65纳米CMOS制程可将晶体管密度加倍，并让TI取得领先优势，于明年初率先将65纳米的优点带给客户。除了功能大幅提升之外，TI还会将65纳米制程用于高整合度系统单芯片设计，目前TI正积极采取多项重要行动，以期在这些设计的功耗管理上取得业界领先地位。
随着多媒体和高阶数字消费性电子功能陆续被整合至无线手机等许多产品，低功耗设计已成为TI客户的关注重点，它们对电池供应电力，及现今复杂处理器所产生的热量非常敏感。TI针对这些问题所拟定的策略包括，推出SmartReflex动态电源管理技术，并将其用于65纳米制程的无线应用芯片。这项创新技术会随着使用者需求不同自动调整电源供应电压，进而协助组件功耗控制，例如TI的OMAP应用处理器。采用SmartReflex技术后，电路速度会被紧密监测，以便将电压调整至适当值，使其既能满足效能需求，又不会影响系统效能；透过这种方式，无论工作频率为何，组件功耗都能降至最低，进而延长电池寿命，减少组件产生的热量。
功耗管理的跨领域方法
TI投资于自己的半导体生产基础设施，并在发展周期的最初阶段就将制程技术研发与芯片设计方法连结在一起，以便将TI在产品领域累积的知识经验达到最大化的效益。功耗管理主要会受到半导体制程技术如何用于核心晶体管层级、以及电路设计层级等两项因素的影响。TI已将多种创新技术用于65纳米制程，它能在晶体管进入闲置状态，例如当行动电话处于待机状态时，降低其功耗。65纳米制程的创新功能包括SRAM内存方块的back-biasing偏压电路、电压降至极低也不必重新写入逻辑状态的正反器保持电路 (retention flip-flop circuitry)以及SmartReflex电路，它能以较高或较低电压来提高效能或减少功耗，进而对应用需求做出动态响应；整体而言，65纳米的功耗管理可将泄漏功耗减少1,000倍。
升阳电脑(Sun Microsystems)表示，TI先进65纳米制程为他们奠定基础，使升阳能生产新世代64位处理器，以支援他们的Throughput Computing计划和UltraSPARC发展蓝图。除了单纯的运算效能外，功耗的重要性每年都在增加，TI已将这些创新功能用于电路层级和晶体管层级，帮助升阳率先在芯片和系统层级解决功耗问题。
弹性制程支援系统单芯片设计
为加强90纳米制程，充份利用低成本的CMOS技术，TI将提供数种最佳化的65纳米制程配方，以便满足每种最终产品或应用的独特需求，这主要是透过晶体管参数的调整来达成，例如闸极长度、临界电压、闸极介电质厚度或偏压条件。TI的65纳米设计数据库包含多种不同电压的晶体管，这将为设计工程师带来前所未有的丰富选择，使他们拥有最大设计弹性，并能实现最佳化设计。
极低功耗组件会延长可携式产品的电池寿命，例如功能丰富的2.5和3G无线手机、数字相机以及多媒体功能日益先进的音讯播放机。中阶组件则能支援DSP应用产品和TI高效能ASIC组件库，它们主要用于通讯基础设施产品。最高效能组件的晶体管闸极长度只有29纳米，它能支援升阳以新世代UltraSPARC处理器为基础的各种服务器。TI最高效能的CMOS逻辑必须依赖闸极长度很短的晶体管以及有效的闸极介电质，以便减少电容和增加驱动电流，这些是影响晶体管开关速度的主要因素，后者则会决定处理器的工作频率。
TI继续利用65纳米制程提供密度极高的嵌入式SRAM内存，每个晶胞都由六颗晶体管组成，面积少于0.5平方微米，1.5 Megabits只需要1平方厘米。体积极小的SRAM晶胞使TI能将庞大内存整合至它的处理器核心，并且加快应用执行速度。SRAM也是极具成本效益的嵌入式内存解决方案，因为它不需要额外的制造步骤。
新制程利用最新的材料和制造能力
65纳米制程最多包含11层铜导线，其中还整合低k介电质的有机硅玻璃材料 (Organo-Silicate Glass，简称OSG)，它的k值(介电常数)为2.8，TI最先将OSG用于130纳米制程，并在它通过生产认证后全面用于90纳米产品线，低k材料可减少组件导线层的电容和传播延迟时间，加强芯片整体效能。其它还有多项改进可提升NMOS和PMOS晶体管效能，并将泄漏功耗减至最少，这些改进包括芯片制造过程中在晶体管信道上产生诱导应力，进而增加电子和电洞转移率；使用硅化镍以降低闸极和源极／汲极阻抗；以及超浅层源极／汲极接面。TI还独家采用差动式偏移隔离层(differential offset spacer)技术，可以单独对NMOS和PMOS晶体管进行最佳化。
模拟与射频整合
TI设计数据库为工程师提供丰富组件，包括临界电压不同的各种晶体管，它们可以搭配组合，针对低功耗或高效能提供最佳化电路；多种高速I/O界面，包含SSTL、HSTL、LVDS、DDR II和SerDes；以及采用最佳化模拟晶体管和高密度MIM电容的模拟／混合讯号宏电路。对于系统单芯片设计，特别当它们的目标是很重视芯片面积的可携式系统时，整合这些模拟功能可以帮助厂商发展出重量更轻、价格更低、行动性更佳的应用，例如TI数字射频处理器(Digital RF Processor，简称DRP) 架构就是利用CMOS极快的开关速度以及高精准度模拟零件，把无线电功能整合至单芯片解决方案。
TI正在为8吋(200毫米)和12吋(300毫米)晶圆发展65纳米制程，预计2005年底即可通过认证，并且开始生产。（完）
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